Neben den steigenden Anforderungen nach hoher Leistungsfähigkeit bei möglichst geringen Kosten ist eine kurze Time-to-market für viele Produktentwicklungen essentiell. Gerade der daraus resultierenden kurzen Entwicklungszeit wird Altera mit seinen SoC-FPGAs, die auf den 28-nm-FPGAs der Cyclone V- und Arria V-Familien basieren, gerecht. Durch eine umfangreiche Auswahl an IP und Schnittstellen lassen sich in kürzester Zeit maßgeschneiderte Anwendungen entwickeln. Und durch die Kombination von FPGA und Prozessor auf einem Chip lassen sich nicht nur die Leistungsaufnahme und die Kosten reduzieren, auch der Platzbedarf nimmt deutlich ab. Die passenden Designtools runden das Paket ab und erleichtern die Entwicklung.
Das Beste aus zwei Welten
Die SoC-FPGAs von Altera vereinen leistungsfähige FPGAs mit einem ARM-basierten Hard-Prozessor-System (HPS), das aus dem Prozessor, der Peripherie und Speicher-Schnittstellen besteht. Verbunden werden FPGA und Prozessor über ein Backbone mit hoher Bandbreite. Dadurch entsteht eine Kombination der Leistungsfähigkeit und geringer Leistungsaufnahme von Hard IP und der Flexibilität programmierbarer Logik. Auf Basis von Alteras Cyclone V- und Arria V-FPGA-Familien entstehen so Dutzende neuer Produkte, die hard-codierte Logik wie beispielsweise PCIExpress Gen2, Multiport-Speicher-Controller und serielle Transceiver enthalten. Gefertigt werden die SoC-FPGAs im 28-nm-Low-Power-Prozess von TSMC. So bleiben die Leistungsaufnahme und die Kosten auf einem niedrigen Niveau; gleichzeitig wird eine entsprechende Leistungsfähigkeit erreicht.
Herzstück des HPS ist ein Dual-Core-ARM-Cortex-A9-Prozessor mit 800 MHz. Hinzu kommen eine Neon Media Processing Engine, eine Gleitkommaeinheit mit einfacher/doppelter Genauigkeit, L1- und L2-Caches, ECC-geschützte Speicherkontroller und Speicher sowie umfangreiche Peripherie. Dazu gehören zwei 10/100/1000-MBit/s-Ethernet-MAC-Controller, die kompatibel zu den Standards IEEE 802.3-2005, IEEE 1588-2002 und IEEE 1588-2008 sind und über integrierte DMA-Controller verfügen. Gleiches gilt auch für die beiden USB-Controller. Für Flash-Speicher stehen jeweils ein NAND- und ein QSPI-Controller zur Verfügung. Ein DMA-Controller stellt acht Kanäle mit hoher Bandbreite bereit. Darüber hinaus stehen über einen 32-Bit-Advanced-Periphal-Bus zahlreiche Low-speed Peripherals wie Interval Timer, GPIO, UART, SPI, CAN, I2C und SD/SDIO/MMC zur Verfügung. Durch die hard-codierte Peripherie werden Ressourcen im FPGA frei, die für anwendungsspezifische Logik genutzt werden können. Gleichzeitig wird so die Leistungsaufnahme reduziert. Der vom Prozessor und vom FPGA gemeinsam genutzte Speichercontroller unterstützt DDR2, DDR3, Mobile DDR und LPDDR2. Durch den integrierten Error Correction Code (ECC) ist auch der Einsatz in hochzuverlässigen und sicherheitskritischen Anwendungen möglich.
Das Prozessorsystem kann eine Performance von bis zu 4.000 MIPS bei einer Aufnahme von weniger als 1,8 Watt liefern. Die HPS-Leistung kann zudem durch On-chip Clock Frequency Management, CPU Clock Gating und Low-Power-Speicher-Controller-I/O-Modes dynamisch gesteuert werden. Prozessorsystem und FPGA werden unabhängig voneinander mit Strom versorgt und können in beliebiger Reihenfolge konfiguriert und gebootet werden. Einmal in Betrieb, lässt sich der FPGA-Anteil bei Bedarf ausschalten, um Verlustleistung zu sparen.
Das Prozessorsystem und das FPGA sind über Datenpfade mit extrem hohem Durchsatz verbunden, die bis zu 125 GBit/s Bandbreite mit integrierter Datenkohärenz bieten. Mit einer Zwei-Chip-Lösung ist eine derartige Leistung nicht erreichbar. Die Cyclone V-SoC-FPGAs erreichen eine DSP-Leistung von bis zu 150 GMACS und 100 GFLOPS, bei den Arria V-basierten SoC-FPGAs liegen die Werte sogar bei 1.600 GMACS und 300 GFLOPS. Durch die Integration von Prozessor und FPGA auf einem Chip fallen externe I/O-Pfade weg, was wiederum die Systemverlustleistung reduziert.
Durch die Integration von FPGA und Prozessor auf einem Chip lässt sich nicht nur Platz auf dem Board sparen, es sind auch weniger Bauteile nötig. So benötigen die SoC-FPGAs nur zwei (Cyclone V) bzw. drei (Arria V) Power Rails. Durch den Einsatz von Fractional PLLs braucht man weniger Oszillatoren. Zudem lässt sich durch die Synthetisierung unterschiedlicher Taktfrequenzen durch eine Taktquelle die Zahl der Clock Pins reduzieren. Die hard-codierten PCIe-Ports und Speicher-Schnittstellen schaffen zusätzliche Ressourcen im FPGA. All diese Vorteile führen zu einer Reduzierung der Materialkosten und damit zu signifikanten Einsparungen.
Familienzuwachs für das 28-nm-Portfolio
Mit den SoC-FPGAs erweitert Altera die Cyclone V- und Arria V-Familien um insgesamt fünf Varianten. Neben den Cyclone V-FPGAs wird es den Cyclone V SE mit HPS, Cyclone V SX mit HPS und 3,125 GBit/s-Transceivern und den Cyclone V ST mit HPS und 5 GBit/s-Transceivern geben. Die Arria-Familie wird um die Modelle Arria V SX mit HPS und 6,375 GBit/s-Transceivern und Arria V ST mit HPS und bis zu 10,3125 GBit/s-Transceivern erweitert. Dabei profitieren die neuen SoC-FPGAs nicht nur vom bewährten Low-Power-28-nm-Fertigungsprozess, sondern auch von den Weiterentwicklungen der aktuellen 28-nm-Generation. Dazu gehören beispielsweise die internen M10K-Speicherblöcke, die 640-Bit-Memory-Logic-Array-Blöcke und die DSP-Blöcke mit variabler Genauigkeit. Auch das umfangreiche Portfolio an Hard-IP hat Altera mit den 28-nm-FPGAs eingeführt.
Mit den Cyclone V-SoC-FPGAs adressiert Altera vor allem hochvolumige Anwendungen, beispielsweise in der Fabrikautomatisierung oder im Automobil-Bereich. Für hochauflösende Video-Verarbeitung wie bei Fahrerassistenzsystemen, Infotainment im Fahrzeug, Video-Überwachung oder Video-Konferenzen sind die SoC-FPGAs bestens geeignet. Die Arria V-Familie kommt vor allem in Midrange-Anwendungen zum Tragen, bei denen es auf ein ausgewogenes Verhältnis zwischen Leistung und Kosten ankommt. Dazu gehören beispielsweise die gesamte drahtgebundene und Wireless-Kommunikations-Infrastruktur, bildgebende Verfahren in der Medizintechnik oder Multifunktionsdrucker.
Bewährte Strukturen
Die Kombination aus Altera-FPGA und ARM-Prozessor setzt auf bewährte Tools und Designflows. Mit der Quartus-II-Software von Altera lassen sich kundenspezifische Peripherals und Hardwarebeschleuniger generieren und mit Hilfe des Sytemintegrations-Tools Qsys zusammen mit dem Prozessorsystem integrieren. Qsys beschleunigt das Hardware-Design, indem es automatisch die erforderliche Verbindungslogik generiert, um IP-Funktionen oder Subsysteme miteinander zu verbinden. Das Tool erzeugt auch automatisch ein FPGA-optimiertes Network-on-chip für höhere Leistung, vereinfachte Wiederverwendung von Designteilen und schnelle Verifizierung. Qsys unterstützt Standard-Schnittstellen wie Avalon Memory-Mapped, Avalon Streaming und AMBA AXI von ARM. Damit können Entwickler IP-Cores mit mehreren Schnittstellen in einem Design nutzen und auch wiederverwenden. Da die SoC-FPGAs auf einem standardmäßigem ARM-Cortex-A9-MPCore-Prozessor basieren, sind sie kompatibel zur bestehenden ARM-Software. Entwickler können daher auf bekannte Tools und Workflows zurückgreifen, was den Entwicklungsprozess beschleunigt. Auch der Verifizierungsprozess für die SoC-FPGAs wird durch die automatische Testbench-Generierung und die Nutzung der Verification-IP-Suite beschleunigt.
Hardware simulieren
Zudem bietet Altera ein Virtual-Target-Tool für FPGAs an, mit dem bausteinspezifische Embedded-Software für die SoC-FPGAs des Herstellers entwickelt werden kann. Auf einer bewährten Lösung von Synopsys für das virtuelle Prototyping basierend, ist Virtual Target eine PC-basierte funktionelle Simulation des SoC-FPGA-Entwicklungsboards. Virtual Target stellt eine binär- und Register-kompatible Entsprechung des Boards dar, womit man die auf dem Virtual Target entwickelte Software auf das tatsächliche Board einfach transferieren kann. Linux- und VxWorks-fähig sowie mit der Unterstützung durch die Tools der ARM-Designumgebung, können Embedded-Softwareentwickler mit dem Virtual Target ihre Applikationen in gewohnter Tool-Umgebung entwickeln. Dabei lässt sich bestehender Code oftmals wiederverwenden, während durch ein Höchstmaß an Kontrolle und Übersicht eine hohe Produktivität erreicht wird, wie sie bei der Entwicklung von komplexen Multicore-Prozessorsystemen entscheidend ist.
Als vorbereitetes, sofort nutzbares, binär- und registerkompatibles Simulationsmodell bietet das SoC-FPGA Virtual Target denselben Dual-Core ARM-Cortex-A9-MPCore-Prozessor und die Peripheriefunktionen wie in den Cyclone V- und Arria V-FPGAs, zusammen mit Komponenten auf Board-Ebene wie DDR- und Flash-Speicher sowie virtuelle I/Os. Um die Entwicklung von Applikations-Software sowohl für das hardware-mäßige Prozessorsystem als auch für die kundenspezifische FPGA-basierte IP zu ermöglichen, bietet Altera eine optionale Erweiterung des Virtual Target. Diese Erweiterung wird mittels eines FPGA-Entwicklungsboards implementiert, das mit dem PC-basierten Virtual Target über eine PCIe-Schnittstelle verbunden ist.
Mit dem Virtual Target und der „FPGA-in-the-loop“-Erweiterung können Anwender das Prozessor-Subsystem um kundenspezifische Peripherie und Hardware-Beschleuniger erweitern, entsprechende Treiber erzeugen und mit der Applikationssoftware integrieren, noch bevor die eigentliche Hardware verfügbar ist. Damit kann die bausteinspezifische Firmware und Applikationssoftware ohne großen Aufwand auf die aktuelle Hardware portiert werden. Das Virtual Target bietet eine Kompatibilität zu Design-Tools und weiteren Debugging-Möglichkeiten, wie sie für eine Simulationsumgebung einzigartig ist. Als ein Simulations-Modell bietet Virtual Target mehr Einsicht in das System während des Debuggens. Damit kann man die Target-Ausführung besser überwachen und viele Debugging-Aufgaben ausführen, die in Hardware kaum oder gar nicht möglich sind.
Platz für die Unterschiede
Mit den SoC-FPGAs bietet Altera Entwicklern die Möglichkeit, schnell zu neuen Applikationen zu kommen. Durch ein umfassendes Angebot an hard-codierter Peripherie und einer großen IP-Bibliothek von Altera und Drittanbietern lassen sich Entwicklungen schnell realisieren. Dabei bleiben die Ressourcen sowohl in der Entwicklung als in der Hardware für das Wesentliche reserviert: Die Differenzierungsmerkmale der jeweiligen Anwendung.
