Moore‘s Law ist für Halbleiter eine goldene Regel, die seit über vier Jahrzehnten Bestand hat. Allerdings kamen in den letzten Jahren auch immer wieder massive Zweifel auf, ob und wie lange dieses Gesetz noch gilt. Denn irgendwann wird die physikalische Grenze des Möglichen erreicht sein. Um die Lebensdauer von Moore‘s Law um einige Jahre zu verlängern, wollen die Hersteller Transistoren künftig dreidimensional aufbauen. Das scheint aber nicht für alle Hersteller die richtige Lösung zu sein, sie arbeiten an einer einfacheren Lösung. Dass ein grundsätzliches Redesign für Transistoren notwendig ist, steht außer Frage. Denn mit abnehmender Größe steigen gleichzeitig die Leckströme. Da der Abstand zwischen Source und Drain immer kleiner wird, haben gleichzeitig die Kontrollmöglichkeiten des Gates über den Transistor-Channel abgenommen. Der einzige Weg, die Leckströme in den Griff zu bekommen, besteht darin, weniger Silizium im Transistor zu verwenden. Die eine Strategie, um dies zu erreichen, be-steht darin, den Silizium-Channel so dünn wie möglich zu gestalten und ihn auf ein isolierendes Material zu setzen. Der andere Weg ist die dritte Dimension. Beide Ansätze haben ihre Stärken und Schwächen. Mit der Entscheidung für die dreidimensionale Variante hat Intel andere Hersteller aber schon in Zugzwang gebracht
Zwei Lösungsansätze
Der Ansatz für einen dreidimensionalen Transistor ist allerdings alles andere als neu. Bereits 1989 haben Entwickler von Hitachi ein erstes Modell vorgestellt. Die Grundidee besteht darin, den Silizium-Channel um 90 Grad zu drehen, so dass eine Flosse (englisch fin) ensteht, die aus der Ebene des Transistors herausragt. Das Gate wird dann in Form eines umgekehrten U auf den Channel aufgesetzt und soll so eine deutlich bessere Kontrolle über den Channel ermöglichen. Bei diesen FinFETs oder Tri-Gate Transistoren befinden sich also alle Hauptkomponenten des Transisors - Source, Drain, Channel und Gate - auf dem Substrat. Die Alternative, an der schon seit den 80-er Jahren gearbeitet wird, heißt Ultrathin body silicon-on-insulator (UTB SOI). Dabei wird der größte Teil des Siliziums durch eine dünne Schicht Silizium auf einem isolierenden Material ersetzt. Grundsätzlich bieten beide Ansätze die gleichen Vorteile. Dadurch, dass der Channel dünner wird, bringt man das Gate näher an den Drain. Sind beide dicht genug beeinander, dient das Gate als eine Art Blitzableiter für das elektrische Feld des Drain und lenkt es von der Source weg. So lässt sich der Leckstrom deutlich reduzieren.
Die Einsparungen beim Energieverbrauch sind sowohl für die FinFETs als auch für UTB SOI enorm. Üblicherweise soll ein Transistor im eingeschalteten Zustand mindestens 10.000-mal so viel Spannung verbrauchen als im Off-Zustand. Für einen 30-nm-Transistor darf der Leckstrom daher nur wenige Nanoampere betragen. Standard-Transitoren liegen in der Regel beim 50-fachen dieses Wertes, die neuen Verfahren erreichen die gewünschten Werte nahezu problemlos. Natürlich gibt es zwischen FinFETs und UTB SOI auch deutliche Unterschiede. Um die beste Leistung zu erreichen, sollte die Dicke des Channel eines UTB SOI nicht mehr als ein Viertel der Länge des Gates betragen. Da beim Fin-FET das Gate den Channel von drei Seiten umschließt, wird dasselbe Ergebnis mit einem Channel erreicht, der halb so dick ist wie die Länge des Gates. Durch das größere Channel-Volumen kann ein FinFET mehr Strom übertragen. Forschungsergebnisse zeigen, dass ein 25-nm-FinFET etwa 25 Prozent mehr Strom übertragen kann als ein UTB SOI. Das spielt bei einem einzelnen Transistor keine Rolle, in einem integrierten Schaltkreis entsteht aber ein erheblicher Geschwindigkeitsvorteil. Das erklärt auch leicht, warum Intel sich für die FinFETs entschieden hat. Ob die notwendigen hohen Investitionen für andere Chip-Hersteller auch so reizvoll sind, ist eine völlig andere Frage.
Fertigungsprobleme
Die größte Herausforderung bei den FinFETs besteht in ihrer Fertigung. Bei einem 20-nm-Transistor muss die Flosse 10 nm breit und 25 nm hoch sein und darf nicht mehr als einen halben Nanometer von diesen Werten abweichen. Für einen 300-Millimeter-Wafer bedeutet das eine maximale Abweichung von 1nm - eine echte Herausforderung. Aber diese Präzision gilt nicht nur für die Herstellung der Flossen, sondern auch für den gesamten weiteren Herstellungsprozess, was auch die Dotierung und die verschiedenen Auf- und Abtragungsprozesse zur Herstellung des Gates und der Isolierung mit einschließt. Jede Beschädigung der Flosse wirkt sich später negativ auf die Leistungsfähigkeit des Transistors aus. Vor allem die Dotierung ist hochkomplex. Für FinFET-Channels werden zwei Arten von Fremdatomen benötigt. Sie werden sowohl unter dem Gate als auch in den Teilen des Channels, der sich auf beiden Seiten des Gates ausbreitet, eingefügt. Dabei müssen sie im FinFET an allen Seiten der Flosse gleichmäßig verteilt sein. Jede Ungleichmäßigkeit führt zu einem Spannungsstau, erhöht den Widerstand des Gates und führt zu Energieverlusten.
UTB SOI sind - nicht zuletzt aufgrund ihrer größeren �?hnlichkeit mit klassischen Transistoren - leichter zu fertigen. Die meisten verwendeten Herstellungsverfahren sind dafür geeignet. Und da UTB SOIs keine Dotierung für die Channels benötigen lassen sich sogar etwa 20 bis 30 der üblicherweise etwa 400 Fertigungsschritte in der Waferherstellung einsparen. Allerdings stellen die extrem dünnen Channels eine ganz eigene Herausforderung dar. Hinzu kommt, dass es derzeit nur sehr wenige potentielle Hersteller für die extrem dünnen SOI-Wafer gibt. Das dürfte zumindest mittelfristig zu höheren Kosten für die Wafer und damit für die Transistoren führen. Ein weiteres Feature macht die UTB SOI-Transistoren besonders interessant für Low-Power-Anwendungen: An einen Chip, der aus UTB SOI-Transisoren besteht, lässt sich eine niedrige Spannung anlegen. Diese ändert die Eigenschaften des Channels und reduzieren die elektrische Barriere, die den Stromfluss von der Source zum Drain verhindert. Dadurch wird eine geringere Spannung benötigt, um das Gate des Transistors einzuschalten. Wenn der Transistor nicht benötigt wird, entfernt man die Bias-Spannung, wodurch die elektrische Barriere wieder hergestellt wird und den Leckstrom reduziert. Wie so oft wird sich vermutlich keine der beiden Techniken durchsetzen. Hersteller, die auf schnelle Transistoren setzen, werden sich für FinFETs entscheiden. Aber auch die UTB SOIs mit deutlich geringerem Investment werden Unterstützer finden. Intel hat sich bereits klar positioniert, bei STMicroelectronics hat man erste UTB-SOI-Transistoren für Ende 2012 angekündigt. Andere Hersteller halten sich bisher bedeckt. TSCM soll Gerüchten zufolge an Fertigungsprozessen für FinFETs arbeiten - möglicherweise ein Pluspunkt für diese Technologie. Aber bevor überhaupt klar ist, wer welche Technologie einsetzt, wird schon darüber nachgedacht, wie die nächsten Schritte aussehen können. Die Grenze für beide Technologien sehen die Entwickler derzeit bei 7 nm. Danach wird die Leistungsfähigkeit gegenüber den klassischen Transistoren keinen Vorteil mehr bieten. Was danach kommt, ist noch unklar. Allerdings hat die Vergangenheit gezeigt, dass es immer auch über das heute Mögliche hinaus Lösungen geben wird - auch wenn wir uns diese heute noch nicht vorstellen können.
