Bauelemente Mit Flossen in die Halbleiter-Zukunft

Die FinFET-Technologie mildert mehrere wesentliche Herausforderungen ab, die sich bei der weiteren Skalierung planarer Bulk-CMOS-Strukturen ergeben. Auf der anderen Seite jedoch verschlimmern sich mit jedem Skalierungsschritt sowohl andere mit der Lithografie verknüpften Probleme wie beispielsweise Toleranzen bei der Double-Patterning-Maskenausrichtung als auch Zuverlässigkeits- und Performance-Probleme durch Alterung. Daher müssen die Möglichkeiten und Herausforderungen, die sich aus der Einführung des FinFET-Elements ergeben, den Problemen und Komplexitäten hinsichtlich Fertigung und Zuverlässigkeit im Falle weiterer Skalierung gegenübergestellt werden.

Bevorzugter Baustein eines IP-Entwicklers

Aufgrund seiner vielen hervorragenden Eigenschaften ersetzen FinFETs planare CMOS-Bausteine als bevorzugte Elemente. Zu den Eigenschaften zählen insbesondere Leistung, Leckströme, Schwankungen innerhalb der Dies, geringere Betriebsspannung (und somit geringer Schaltleistung) und signifikant geringere Speicherspannung für SRAMs. In einem planaren FET steuert ein einzelnes Gate den leitenden Kanal. Solch ein Gate besitzt keine gute elektrostatische Feld-Kontrolle weg von der Oberfläche des Kanals neben dem Gate. Das verursacht Leckströme zwischen Source und Drain, selbst wenn das Gate inaktiv ist. Im Gegensatz dazu hat der Transistorkanal bei einem FinFET die Form einer dünnen vertikalen Flosse, die zwischen Source und Drain vollständig vom Gate umhüllt wird. Man kann sich das Gate des FinFETs als ein Mehrfach-Gate vorstellen, das den dünnen Kanal umgibt. Solch ein Mehrfach-Gate kann den Ladungsträgerkanal vollständig entleeren. Daraus ergibt sich eine deutlich bessere elektrostatische Kontrolle des Kanals, was in besseren elektrischen Eigenschaften resultiert. Die relevantesten geometrischen Parameter eines FinFET sind seine Höhe H, seine Breite (Aufbaudicke) Tsi und seine Kanallänge L. Die elektrische Breite eines FinFET ergibt sich aus seiner zweifachen Höhe plus seiner Breite. Bei jeglichen Fertigungsprozessen haben FinFETs mehrere Vorteile gegenüber planaren FETs. Zu diesen Vorteilen gehören hauptsächlich:

�?� Gute elektrostatische Kontrolle des Kanals: Der Kanal kann leichter „abgeschnürt“ werden. FinFETs glänzen mit nahezu idealem Sub-Threshold-Verhalten (im Zusammenhang mit Leckströmen), das mit planarer Technologie ohne beträchtlichen Aufwand nicht leicht erzielbar ist. �?� Drastisch reduzierte Kurzkanal-Effekte: Die Kurzkanal-Effekte in planarer Technologie sind komplex und haben signifikanten Einfluss auf die Schwankungen der Gate-Länge und somit auf die elektrische Leistung. �?� Hohe Integrationsdichte dank vertikaler Kanalorientierung: Dies ergibt eine höhere Leistung pro linearem W als bei planaren FETs, selbst nach Berücksichtigung des Isolationsbereichs zwischen den Flossen. �?� Kleinere Schwankungen: Insbesondere Schwankungen, die von der zufälligen Fluktuation der Dopanten herrühren, vor allem aufgrund dotierungsfreier oder dotierungsarmer Kanäle.

Chance für den IP-Entwurf

Die Entwurfsmetriken von Leistung, Leistungsaufnahme, Chipfläche, Kosten und Markteinführungszeit haben sich seit den Anfängen der IC-Industrie nicht verändert. Der Entwurf auf Basis von FinFETs vergrößert das Entwurfsfenster. Die Betriebsspannung sinkt weiterhin, was eine signifikante Reduktion der dynamischen und statischen Leistungsaufnahme bewirkt. Außerdem werden Kurzkanal-Effekte deutlich verringert, so dass Schwankungen mit geringeren Schutzmaßnahmen begrenzt werden können und die Leistung weiter steigt (im Vergleich zu planaren FETs bei einem sonst identischen Prozess). Für Speicher-Entwickler ergibt sich eine signifikant niedrigere Speicherspannung für FinFET-basierte im Vergleich zu planaren SRAMs.

Die Herausforderungen

Die Modellierung eines FinFETs ist wesentlich komplexer: Die akkurate Extraktion parasitärer Parameter ist bei FinFETs komplizierter. Auch die Erstellung guter, aber dennoch kompakter SPICE-Modelle stellt eine größere Herausforderung dar als bei planaren Elementen. Für die meisten Entwurfsaktivitäten sind die zuvor erwähnten Komplexitäten transparent für den Entwickler. FinFETs haben einen geringeren DIBL/SS (Sub-Threshold-Swing), was im Hinblick auf Leckströme eine wünschenswerte Charakteristik ist. Andererseits macht der undotierte (oder sehr schwach dotierte) und praktisch vollständig abgeschnürte Kanal den Einsatz von Body-Biasing-Techniken, die in planaren Technologien verbreitet Einsatz finden, weniger effektiv, so dass Alternativen benötigt werden. Die feine Granularität der Flossenbreite W und der begrenzte Freiheitsgrad bei der Kanallänge für eine gegebene Architektur machen die Optimierung sowohl analoger als auch digitaler Designs komplexer. Selbst unter der Annahme, dass mehrere Flossen miteinander verbunden werden könnten, um ein gewünschtes W zu erzielen, wären L und W nicht wirklich frei wählbare und kontinuierliche Parameter. Außerdem sind mit FinFETs eine große Anzahl von Restricted-Design-Rules (RDR) verbunden.Beim SRAM-Entwurf ist die Optimierung des β-Ratios einer Bit-Zelle schwieriger, da W quantisiert ist. Zudem ist die Flexibilität von L als Tuning-Parameter limitiert. Etwas praktischer formuliert stehen nur die Werte β = 1 oder β = 2 zur Auswahl. Dies wiederum impliziert die Notwendigkeit weiterentwickelter Hilfstechniken zur Verbesserung des SRAM-Yields.

Lithografie und Fertigung

Unter Berücksichtigung der Tatsache, dass EUV nicht so bald für die Massenproduktion zur Verfügung steht, ist der Einsatz von Double-Patterning (DP) ein Muss für alle Ebenen mit engen Abständen. Dies gilt nicht nur speziell für FinFET. Vielmehr bezieht es sich hauptsächlich auf Verdrahtungsebenen (BEOL), die für planare und FinFET-Technologien gleich sind.Bei Fertigungsprozessen unter 22 nm ergibt sich als ein direktes Resultat von Problemen der Maskenausrichtung im Zusammenhang mit Double-Patterning das Konzept, einen ganzen aktiven Bereich zu digitalisieren und dann eine “Schnittmaske” zu verwenden, um die gewünschte Geometrie zu erzeugen. Für Schaltkreise wie SRAMs und Leseverstärker sind Versätze nicht tolerierbar. Bei einem 6T-SRAM mit horizontaler Fehlausrichtung erhält ein Elementepaar ein kleineres L (schnell, aber hohe Leckströme), während das andere Paar ein erhöhtes L aufweist (schwaches Element). In ähnlicher Weise beeinflusst eine vertikale Fehlausrichtung das W der Elemente. Es besteht die Gefahr, funktional fehlerhaftes Silizium zu erhalten.Um dieses Problem zu entschärfen, wird die zusammenhängende Gate-Schicht digitalisiert und dann mit einer Schnittmaske die einwandfreie Druckbarkeit sichergestellt. Es liegt auf der Hand, dass dieser Ansatz den zufriedenstellendsten Baustein-Printout ergibt. Die Methode der Verwendung einer Schnittmaske ist allerdings keine spezifische Technik für FinFETs, sie wird ebenso für planare FETs angewandt. Der FinFET-Entwurf besitzt eine unverhältnismäßig hohe Zahl von RDRs. Lithografie ist nur einer der Gründe hierfür. Der Prozess der Flossenmusterung bzw. -formung mit den �?tzungen hoher Seitenverhältnisse und die Brüchigkeit der Flossen unter der zur Mobilitätsverbesserung erforderlichen hohen Belastung sind weitere Faktoren, die viele Restriktionen implizieren.Eine speziell erwähnenswerte Regel zur Produzierbarkeit von FinFETs (um schwerwiegende Leistungskonsequenzen abzumildern) ist die auf „vereinsamte“ FinFETs bezogene Regel. Aufgrund der 3D-Natur der Flossen verliert das SiGE-Belastungsprofil eines P-Elements all seine Effektivität, wenn das Element nicht Teil eines Clusters ist. Daher ist es nötig, die Einhaltung strikter Dummy-Device-Clustering-Regeln zu erzwingen, um die korrekte Funktion aktiver P-Type-FinFETs sicherzustellen.

FinFET: Alterung

Alterung ist bedingt durch die Physik des High-K-Dielectric-Gate-Stacks und stellt keineswegs ein FinFET-Phänomen dar, wenngleich FinFET-Entwickler sich mit diesem Zuverlässigkeitsproblem beschäftigen müssen. Sie müssen hierzu die Alterungseffekte der Negative-Bias-Temperature-Instability (NBTI) und der Positive-Bias-Temperature-Instability (PBTI) simulieren und quantifizieren, die das Verhalten des Elements verändern. Die Erfahrung der Industrie auf diesem Gebiet ist unglücklicherweise begrenzt. NBTI, die P-Type-Elemente beinflusst, und PBTI, welche N-Type-Elemente beeinflusst, bedeuten eine Verschiebung (Minderung) der Schwellwertspannung Vt des Elements, die eine Funktion von Vgs, der Temperatur sowie der Zeit ist. Es handelt sich um einen teilweise reversiblen Prozess, der von der Zeitspanne, in welcher das Element aktiv ist, wie auch von der entsprechenden Dauer der Ruhephase (Element inaktiv) abhängt. Er reagiert hochempfindlich auf hohe Temperatur. Über Jahre des Bausteinbetriebs hinweg kann sich der Schwellwert erheblich verschieben und so die Verzögerungszeit eines kritischen Pfads um bis zu 7 bis 10 Prozent erhöhen. NBTI ist viel kritischer als PBTI und liegt um eine Größenordnung höher als PBTI.

Soft-Error-Rate

Soft-Error-Rate(SER)-Störungen, verursacht durch eindringende Partikel, sind ein wichtiger zu überwachender Parameter, besonders für SRAMs. Wie stellt sich SER dar, wenn von planaren FETs zu FinFETs übergegangen wird? Die Antwort ist simpel: besser. Einfach ausgedrückt erfolgt die durch energiegeladene, eindringende Partikel verursachte Ladungserzeugung im Substrat. Bei planarer Ausführung kann eine Menge davon den Drain erreichen und sich dort sammeln, wodurch ein ausreichend hoher Strom entsteht, um die Speicherzelle zu stören. In FinFETs findet die Leitung hauptsächlich im Kanal statt. Daher wird der größte Teil der Ladung im Substrat abgeleitet und kann sich nicht am Drain sammeln.

Fortführung des Moore�??schen Gesetzes

FinFET ist die vielversprechendste Technologie zur Fortführung des Mooreschen Gesetzes bis hin zu 7-Nanometer-Prozessen. Sie bietet Lösungen für die Probleme, die sich in der Planar-CMOS-Technologie ergeben. Dazu gehören Sub-Threshold-Leakage, schlechtes Kurzkanal-Elektrostatik-Verhalten sowie starke Schwankungen der Baustein-Parameter. Darüber hinaus erweitert der Betrieb mit kleineren Versorgungsspannungen die Spannungsskalierung, die sich bereits abgeschwächt hatte, und erlaubt somit weitere Einsparungen bei der statischen und dynamischen Leistungsaufnahme.